ＰＩＣマイコン　ＣＬＣで逓倍

ＣＬＣで逓倍

PICマイコンとアセンブラ

■ＣＬＣで逓倍
　PIC16F1508のＮＣＯを利用してパルスジェネレーターを製作するにあたり、
　16.777216Mhzの水晶発振器が必要になりました。
　ですが、この周波数は特注になってしまいます。（SG8002DC/EPSON）
　※周波数はメーカー側で書き込みすることで、ＰＬＬにより発振するものです。
　特注とはいっても、一般に販売されている周波数が１個３００円で、周波数設定を
　依頼をすると１個４００円（１０個以上）となります。納期は２～３週間とのことです。
　
■なければ作ってみる。
　16.777216Mhz　が無ければ、その１／２の　8.388608Mhzでもパルスジェネ
　レーターの出力周波数を拡大することができます。
　4.194304Mhzは常時取扱い品に入っていたようで、すぐに入手できました。
　よって、この水晶発振器の出力をＣＬＣで逓倍することにしました。
　ＣＬＣはPIC16F1508などに内蔵されている、小規模なＦＰＧＡとなります。
　※ＣＬＣ　＝　CONFIGURABLE LOGIC CELL　＝　構成可能なロジックセル
　ある程度、自由に回路を構成することができますが、PIC16F1508の場合、
　自由になるＣＬＣユニットは４セットとなります。

　ＣＬＣのデザインは　CLC Designer Tool　でおこないます。
　これはマイクロチップから無償で提供されております。
　下図はそのＧＵＩになります。使用方法などはネットで検索してみてください。

　さて、本題に入ります。
　製作物はRC3をＮＣＯ用の源発振入力にしておりますので、源発振の受付は
　ＣＬＣ２に限定されます。
　また、出力はＮＣＯですので、ＣＬＣ１に限定されます。
　残りは２ＣＬＣユニットになります。
　回路構成はディレイラインを通した信号と源発振直接をＸＯＲに通します。
　これにより、源発振の２倍のクロックが得られます。

　この時、元の波形の１/４以上、１/２以下のディレイが必要になります。
　よって、4.194304Mhz　→　２３８ｎｓの１／４　＝約６０ｎｓのディレイとなります。

■ディレイライン２段の結果
　２段では波形が立ち上がりきれていない。２Ｖ程度と発振振幅が低い。
　原因はディレイラインが２５ｎｓ程度しか遅延されていないようです。

　※ディレイラインは通常ゲートを使用しますが、ゲートよりかはＳＲ-ＦＦの方が
　　遅延しましたので、ゲート代わりにＳＲ－ＦＦを使用しております。

　下図　ディレイライン２段の逓倍回路

　よって、３段で遅延させるため、ＲＣ７（ＣＬＣ１ＩＮ０）にも源発振をいれます。
　※ＣＬＣの制約上、こうなりました。
　ＣＬＣ２でＲＣ３からの源発振を受けて、ＣＬＣ３、ＣＬＣ４を通して、合計３段の
　ディレイラインを構成しました。
　ＣＬＣ１ではＲＣ７からの源発振と遅延させたＣＬＣ４からの信号とでＸＯＲをし、
　源発振の２倍である　8.388608Mhzが得られました。

　下図　ディレイライン３段の逓倍回路

■ディレイライン３段の結果
　ディレイライン２段よりかは立ち上がった。振幅も４Ｖ以上ある。
　ＮＣＯも動作した。
　ただし、ＮＣＯの出力にノイズがのる。
　※ノイズの特徴　ＨＩＧＨ側で５Ｖに対して、±０．６Ｖ程度　１２５ｎｓ周期

　その後、ＲＣ７に源発振を接続するだけで、出力波形にノイズがのることが
　わかりました。

■今後の課題
　ノイズの発生を防止するため、ＲＣ７に源発振を接続せずＣＬＣ３段のディレイラインを
　構成する。
　方法としてはＲＡ５に源発振をいれて、ＭＣＵのシステムクロックとし、ｆｏｓｃを
　ＣＬＣ内部で逓倍すれば、、３段のディレイラインをＣＬＣで構成することができる。
　ｆｏｓｃはすべてのＣＬＣで受け付けるので、扱いやすくなります。

■ＣＬＣでリングオシレーター
　上記の実験をする中、ＣＬＣでリングオシレーターを構成してみました。
　やはり、３段のディレイラインで成功しております。
　２段ですと、振幅が低い。２Ｖ以下。
　発振周波数は１６～２０Ｍｈｚでした。これはＭＣＵの個体差がでると思います。
　下図　ＣＬＣリングオシレーター